Загрузка ...Рубрика: Библиотека
Регистры FCCEx, FCCMx при обмене с внедрением протокола HDLC содержат биты GRA, ТХЕ, RXF, BSY, ТХВ, RXD, FLG, IDL, которые имеют такое же предназначение, как и для контроллеров SCCx .
При реализации «прозрачного» обмена контроллеры FCCx не употребляют регистры FPSMRx и не требуют введения доп протокольно-специфических характеристик. В процессе приема контролируется состояние полосы RXD при помощи регистра FCCSx . Регистры FCCEx, FCCMx при «прозрачном» обмене имеют такие же формат и предназначение, как и при реализации протокола HDLC.
О 7 8 9 10 11 12 13 14 15
Резервировано GRA | 0 | 0 | ТХЕ | RXF | BSY | ТХВ | RXB
Резервировано | FLG | IDL Резервировано
16 21 22 23 24 31
HDLC и «прозрачного» обмена
Контроллеры FCC1, FCC2 могут также воплотить протоколы обмена АА5, АА1, ААО, которые употребляются в асинхронных сетях ATM (Asynchronous Transfer Mode), обеспечивающих передачу данных со скоростью до 155 Мбит/с. Данные передаются пакетами (ATM-ячейками), которые имеют размер 53 б (обычный формат) либо 65 б (расширенный формат). Для передачи физически употребляется интерфейс UTOPIA-2, который обеспечивает параллельную двунаправленную пересылку 8-или 16-битовых данных. В двухпортовой памяти могут храниться таблицы соединений для 256 каналов приема-передачи. Ежели требуется сервис большего числа каналов, то таблица соединений разме-щается в системном ОЗУ. В данном случае поддерживается до 65 536 каналов обмена. Подключение контроллеров FCC1, FCC2 к наружным выводам интерфейса UTOPIA программируется методом записи соответственного содержимого в 16-разрядный регистр коммутации CMXUAR (адресок $11В0Е).
Многоканальные связные контроллеры МСС1-2 реализуют многоканальный вариант обмена, при котором в одном передаваемом кадре содержится до 128 логических каналов данных. Логические каналы контроллера МСС1 имеют номера 0-127, контроллера МСС2 – номера 128-255. Формирование кадров делается в согласовании с протоколом HDLC либо «прозрачного» обмена. Для каждого канала в кадре выделяется отдельный временной просвет (тайм-слот).
Перед началом работы контроллеров нужно для каждого МСС сделать в ДПР-ОЗУ таблицу глобальных характеристик – общих для всех каналов, и таблицы канально-специфических характеристик (64 б на канал), которые содержат характеристики соответственных логических каналов. Доп таблицы характеристик (8 б на канал) создаются, ежели нужно организовать перенаправление тайм-слотов в остальные каналы. Таблицы дескрипторов блоков данных BD для контроллеров МСС 1-2 хранятся во наружной памяти. Таблицы дескрипторов работают в режиме кольцевой очереди, обеспечивая повторяющуюся пересылку кадров данных. Инициализация приемника и передатчика делается методом записи в регистр CPCR команд INIT RX PARAM, INIT RX PARAM. Любая команда инициализирует 32 канала, начиная с номера, обозначенного в поступившей команде. Потому для инициализации всех каналов нужно ввести несколько команд с указанием нужных номеров каналов. Ввод в регистр CPCR команд STOP RX, STOP ТХ останавливает прием либо передачу. Принимаемые либо передаваемые блоки данные считываются из памяти либо записываются в нее с внедрением пакетных циклов 0 по 64 б в каждом цикле.
Для программирования реализуемых протоколов юзера каждый контроллер UPM-x содержит служебное ОЗУ, в которое можно записать 64 управляющих слова (микрокоманды). Эти 32-битовые микрокоманды задают комбинацию управляющих сигналов, создаваемых контроллером в следующем цикле воззвания к системной либо локальной шине. По сигналам внутреннего таймера выбираются и производятся микрокоманды, реализующие функцию регенерации содержимого ДОЗУ. При всем этом период регенерации задается 8-разрядным счетчиком-таймером PURT (адресок $10198) при воззвании к системной шине либо LURT (адресок $101 АО) при воззвании к локальной шине.
Счетчики-таймеры, определяющие период регенерации динамической памяти, переключаются импульсами с частотой Fr = Fb/Kr, где коэффициент деления Кг задается содержимым 8 старших бит в регистре MPTPR (адресок $10184).
Содержимое регистров MAMR (адресок $10170), MBMR (адресок $10174), MCMR (адресок $10178) описывает выбор шины (системная либо локальная) для контроллеров UPM-A, UPM-B, UPM-C соответственно и задает режим их функционирования. В эти регистры могут быть введены команды, вызывающие запись слова (микрокоманды) служебного ОЗУ контроллера UPM-x либо чтение слова. Адресок слова определяется содержимым регистра MAR (адресок $10128). При записи в это ОЗУ будет введено содержимое регистра данных MDR (адресок $10188), при чтении адресуемое слово ОЗУ поступит в этот регистр.
Правила воззвания для каждого из 12 банков памяти определяются содержимым регистров BR0-11, OR0-11. В 32-разрядных регистрах BR0-11 (адреса $10100, $10108, $10110, $10118, $10120, $10128, $10130, $10138, $10140, $10148, $10150, $10158) содержатся биты ВАО-16, задающие старшие разряды базисного адреса соответственного банка. Ежели при воззвании к наружной памяти разряды АО-16 адреса совпадают со значениями битов ВАО-16 в одном из регистров BR0-11, то делается воззвание к данному банку. Биты MS, PS, velcom, V в регистрах BR0-11 имеют такое же предназначение, как в регистрах BR0-7 контроллера МРС860 (см. 5.4.2). Значение битов MS описывает выбор контроллера, управляющего воззванием к данному банку:
контроллер SDRAM системной шины при MS=000;
контроллер SDRAM локальной шины при MS=001;
контроллер GPCM системной шины при MS=010;
контроллер GPCM локальной шины при MS=011;
контроллер UPM-A при MS=100;
контроллер UPM-B при MS= 101;
контроллер UPM-C при MS=110.
Биты PS указывают разрядность применяемой шины данных: 32 бита при PS=11, 16 бит при PS=10, 8 бит при PS=01; 64 бита (лишь для системной шины) при PS=00. Бит velcom воспрещает при установке velcom=1 запись в данный банк памяти. Бит V разрешает при значении V=l выдачу сигнала подборки i-ro банка CSi# =0 при выполнении правил воззвания, данных содержимым соответственных регистров BRi, ORi. Ряд битов в регистрах BR0-11 задают метод контроля передаваемых данных (контроль четности либо расчет контрольной суммы) и определяют некие доп индивидуальности воззвания к банкам памяти.
Регистры OR0-11 (адреса $10104, S1010C, $10114, $1011С, $10124, $1012С, $10134, $1013С, $10144, $1014С, $10154, $1015С) имеют разные варианты формата содержимого зависимо от типа контроллера (SDRAM, GPCM, UPM), управляющего воззванием к данному банку. Регистр ORi содержит биты адресной маски, которые разрешают маскировать определенные разряды базисного адреса банка ВАО-16, данного в регистре BRi, как это описано в 5.4.2. В итоге комуфлирования обеспечиваются способности роста размера банка памяти и его локализации в разных позициях адресного места. Другие биты в регистрах OR0-11 определяют временные свойства циклов воззвания к данному банку и способности формирования разных управляющих сигналов.
При поступлении запроса от 1-го из источников контроллер прерываний СРМ устанавливает в 1 соответствующй признак в регистре CIPR (адресок $944). Каждый бит в этом регистре соответствует одному из вероятных источников запроса. Ежели в регистре маски CIMR (адресок $948) соответственный бит имеет значение 1 (запрос не маскирован), то контроллер выдает запрос от СРМ на прерывание микропроцессора PCPU. Этот запрос обрабатывается контроллером прерываний, входящим в состав модуля SIU-M (см. 5.4.2), совместно с запросами, поступающими от остальных устройств (таймеры ТВ, PIT, RTC, контроллер PCMCIA). Уровень приоритета запроса СРМ задается полем IRL2-0 в регистре CICR. Ежели он будет выше уровня приоритета остальных запросов, то запрос СРМ вызывает исключение с адресом вектора Av=$00500 («нешнее прерывание»). Сброс битов CIPR в состояние 0 делается методом записи 1 в данный разряд регистра.
Программка обработки данного исключения обязана подтвердить начало собственного выполнения методом установки бита доказательства 1АСК=1 в регистре CIVR. Опосля такового доказательства бит в регистре CISR (адресок $94Е), соответственный данному источнику запроса, автоматом устанавливается в 1. Программка обязана обеспечить сброс в 0 этого бита при окончании обслуживания. Ежели в процессе обработки поступает запрос от источника с наиболее высочайшим ценностью, то выпол-няется прерывание текущей программки и переход к новейшей программке с установкой в 1 соответственного бита в регистре CISR. Таковым образом реализуется вложение программ обработки прерываний. При всем этом содержимое CISR отражает все запросы прерывания, сервис которых начато центральным микропроцессором.
__0 4 5 14 15
VN | Резервировано | JACK [
Регистр CIVR (адресок $930) служит для идентификации источника, запросившего прерывание. Опосля того как микропроцессор PCPU установит в этом регистре значение бита 1АСК=1 (доказательство прерывания), в поле VN автоматом заносится номер источника Ne0-.
544 Номенклатура коммуникационных контроллеров семейства МРС8хх.
Описанная в прошлых разделах базисная модель коммуникационного контроллера МРС860 имеет ряд модификаций. Эти модификации различаются в главном объемом кеш-памяти команд (1С) и данных (DC), количеством контроллеров SCC, набором добавочно реализуемых протоколов обмена.
Номенклатура семейства MPC8xx содержит три группы контроллеров: МРС86х, МРС85х, МРС82х. Модели МРС86х представляют базисную группу коммуникационных контроллеров широкого внедрения. Модели группы МРС85х анонсируются компанией Motorola как изделия с наиболее низкой стоимостью для внедрения в дешевый массовой продукции. Они имеют уменьшенный размер кеш-памяти и поболее ограниченные коммуникационные способности. Модели группы МРС82х различаются наличием встроенного контроллера жидкокристаллического монитора (цветного либо монохромного) и видеоконтроллера, обеспечивающего формирование изображения на цифровом либо аналоговом мониторе. Эти модели нацелены на применение в портативной аппаратуре со интегрированным экраном (индивидуальные органайзеры, авто бортовые компы и остальные изделия).
Коммуникационные контроллеры семейства МРС8хх маркируются последующими условными обозначениями:
МРС 8хх DT С ZP 66 D4
(1) (2) (3) (4) (5) (6) (7)