Часть 13. Тридцатидвухразрядные risc-микропроцессоры и risc-микроконтроллеры семейства powerpc.
Биты GRA, RXC, ТХС, TXE, RXF, BSY, TXB, RXD в регистрах FCCEx принимают значение 1 при пришествии событий, которые перечислены в 5.4.3 для контроллеров SCCx. Эти действия вызывают прерывание, если соответственный бит в регистрах FCCMx установлен в 1.
Для обмена данными по сети Ethernet контроллеры FCCx употребляют интер-фейсы МИ (Media-Independent Interface), сигналы которых подаются на выводы портов А, В, С, D. При реализации резвого обмена (100 Мбит/с) интерфейс МИ производит параллельный прием и передачу 4 разрядов данных, используя 4 полосы ввода RXD0-3 и вывода TXD0-3.
Для реализации протокола HDLC в регистрах FPSMRx требуется установить нужные значения битов, часть из которых (NOF, FSE, MFF, CRC) имеет такое же предназначение, как и в регистрах PSMRx контроллеров SCCx . Добавочно введены последующие биты:
TS - вызывает при установке TS=1 ввод в начало каждого принятого блока данных 32-разрядной временной метки, указывающей время его приема:
NBL - разрешает при установке NBL=1 передачу либо прием в каждом такте 4 битов данных, при NBL=0 в каждом такте передается либо принимается 1 бит.
Регистры состояния FCCSx (адреса $11318, $1 1338, $1 1358) при использовании протокола HDLC указывают текущее состояние полосы приема RXDx. Этот регистр, который доступен лишь для чтения, содержит признак FG, принимающий значение 1, когда на вход RXDx поступают флаги начала либо окончания кадра ($7Е), и признак ID, принимающий 1, когда на линию RXDx поступают знаки холостого режима IDLE (единичные значения всех битов).
О 4 5 6 7
Резервировано [ FG [ 0 | ID ~
Для обмена данными по сети Ethernet контроллеры FCCx употребляют интер-фейсы МИ (Media-Independent Interface), сигналы которых подаются на выводы портов А, В, С, D. При реализации резвого обмена (100 Мбит/с) интерфейс МИ производит параллельный прием и передачу 4 разрядов данных, используя 4 полосы ввода RXD0-3 и вывода TXD0-3.
Для реализации протокола HDLC в регистрах FPSMRx требуется установить нужные значения битов, часть из которых (NOF, FSE, MFF, CRC) имеет такое же предназначение, как и в регистрах PSMRx контроллеров SCCx . Добавочно введены последующие биты:
TS - вызывает при установке TS=1 ввод в начало каждого принятого блока данных 32-разрядной временной метки, указывающей время его приема:
NBL - разрешает при установке NBL=1 передачу либо прием в каждом такте 4 битов данных, при NBL=0 в каждом такте передается либо принимается 1 бит.
Регистры состояния FCCSx (адреса $11318, $1 1338, $1 1358) при использовании протокола HDLC указывают текущее состояние полосы приема RXDx. Этот регистр, который доступен лишь для чтения, содержит признак FG, принимающий значение 1, когда на вход RXDx поступают флаги начала либо окончания кадра ($7Е), и признак ID, принимающий 1, когда на линию RXDx поступают знаки холостого режима IDLE (единичные значения всех битов).
О 4 5 6 7
Резервировано [ FG [ 0 | ID ~
<< В начало < Предыдущая 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 Следующая > В конец >>